Undervisningsplan 2 dages kursus

 

1. dag

Tid Overskrift   Øvelse

9:00 - 10:00

System
Grundlæggende FPGA
Grundlæggende VHDL

    
10:00 - 11:00 Kombinatorisk VHDL
Dataflow		 Tildeling
Operatorer
SIGNAL
AFTER
COMPONENT		  
11:00 - 12:00 Praktisk øvelse   Adder
12:00 - 12:30 Frokost
12:30 - 14:00 Kombinatorisk VHDL
Modelsim
Behavioral		   Flip-flop
14:00 - 14:15 Pause med kaffe
14:15 - 16:00 Praktisk øvelse   Decoder

 

 

2. dag

Tid Overskrift Øvelse

9:00 - 10:30

Sekventiel VHDL

 Process
IF...THEN
10:30 - 12:00 Praktisk øvelse a
12:00 - 12:30 Frokost
12:30 - 14:00 State machine CASE SPI-interface
14:00 - 14:15 Pause med kaffe
14:15 - 16:00 Praktisk øvelse